Reconfigurabilidad y Cuestiones de Potencia en el Diseño de Sistemas de Computación

Introducción de los Editores Invitados • Won Woo Ro, Chen Liu, and Jean-Luc Gaudiot • Noviembre 2014

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computer chip

La capacidad para reconfigurar en forma dinámica el hardware es una idea con amplias posibilidades., pero es un concepto que ha sido difícil de implementar. La reconfigurabilidad se puede implementar en varias formas específicas, así como con circuitos FPGA (Field Programmable Gate Arrays) y circuitos CGRA (Coarse Grained Reconfigurable Arrays). Estos chips proporcionan sustanciales recursos de computación con una cantidad muy grande de compuertas lógicas y bloques de memoria, con lo cual se proporciona una alternativa a la unidad central de proceso de propósito general (CPU) y a los Circuitos Integrados de uso Específico, ASIC Los rápidos avances en la tecnología de los semiconductores han hecho posible la implementación de una mayor complejidad de elementos de procesamiento utilizando lógica reconfigurable, incluyendo diseño de sistemas de chip único, (SoC) basados en FPGA. En realidad la propiedad inherente de reconfigurabilidad de los FPGA se mantiene como un beneficio para los escenarios de gran complejidad, tales como los que utilizan acelerados de hardware para varias funciones, o los que lidian con frecuentes modificaciones de los requerimientos. Como resultado su popularidad se mantendrá en el futuro, particularmente en la medida en que nos movemos hacia los mecanismos de integración en 3D.

Al mismo tiempo las cuestiones de potencia en el diseño de los procesadores modernos se ha transformado en un desafío y varios esfuerzos se han enfocado en reducir el consumo total de potencia del chip. El conocido problema del "silicio apagado" (dark silicon) apunta a este problema serio del consumo de potencia en un chip debido tanto a los problemas de perdidas como de dinámica de potencia. Sin embargo se espera que los procesadores futuros estén limitados por el consumo de potencia, lo cual también es aplicable a la lógica programable, En consecuencia la cantidad de elementos de computación que pueden estar activos en un instante de tiempo queda limitada severamente, aun cuando se pueda tener una considerable cantidad de transistores en un chip. Este significa que los arreglos para los núcleos tradiciones de CPU, la lógica reconfigurable y las redes en un chip, NoC (Network on chip), deben ser diseñadas muy cuidadosamente para alcanzar la eficiencia de potencia deseada.

Artículos Temáticos

La Edición de Noviembre 2014 de CN resalta cuatro artículos publicados recientemente sobre problemas de potencia en arquitecturas reconfigurables. Hemos seleccionado este conjunto de artículos porque examina un rango de proyectos de investigación en arquitecturas de computadoras que utilizan lógica reconfigurable, y por ende pueden ofrecer una buena introducción a tal campo.

En el primer artículo "Implicaciones de la Pared de Potencia: Nucleos Dinamicos y Logica Reconfigurable" los autores Liang Wang y Kevin Skadron comparan a la lógica reconfigurable para la eficiencia de potencia con los CMP de los procesadores (los cuales realizan un control de potencia variando el voltaje y la frecuencia de operación), y con los aceleradores ASIC en el punto de voltaje cercano al de disparo. El articulo muestra que las ventajas de utilizar lógica reconfigurable, la cual puede ser configurada eficientemente en varias formas de aceleradores en función de cada aplicación.

En el artículo "Una Arquitectura Reconfigurable que se Adapta a las Variaciones del Substrato Físico", (PAnDA), James Alfred Walker y sus colaboradores proponen una arquitectura reconfigurable que es similar a los FPGA, en cuanto a la reconfiguración de los circuitos digitales, que proporciona características adicionales, tales como una capa analógica para la reconfiguración de las características del circuito. Utilizando esta característica, una plataforma de diseño para reconfigurar tanto a los niveles analógicos como digitales que pueden ser proporcionada en la arquitectura PAnDA propuesta.

En el artículo "DPPC: Control y Partición de Potencia Dinámica para el mejoramiento del Desempeño de los Chip Multiprocesadores", Kai Ma, Xiaorui Wang y Yefu Wang presentan un método para la gestión de potencia que considera tanto a los núcleos de procesadores como al último nivel de cache. El presupuesto de potencia es distribuido dinámicamente en el chip, incluyendo a los núcleos de procesamiento así como al último nivel de cache. La decisión se basa en un modelo dinamice construido en el momento para medias las características de la sobrecarga.

En el artículo final, Randy W Morris y sus colaboradores presentan "Arquitectura de Red en un Chip con Apilamiento Tri-Dimensional Nanotropico, con Mínima Reconfiguración", en el cual presentan un algoritmo de reconfiguración eficiente para el apilamiento 3D de NoCs nanotropicos, que puede controlar dinámicamente el ancho de banda del canal de acuerdo al tráfico de datos presente. La ponencia también discute arquitecturas NoC propuestas con eficiencia de potencia.

Perspectiva Industrial.

Tres practicantes e investigadores sobresalientes de organizaciones industriales se han ofrecido voluntariamente para contribuir con sus opiniones en esta sección especial, y les agradecemos sus esfuerzos.

 

Ken Eguro del grupo de Computación Embebida y Reconfigurable de Microsoft Research en Readmond, Washington, discute el problema de la disipación de potencia y como la escalada de tecnología está alcanzando el límite y por lo tanto obligando a los diseñadores a incorporar especialización con el objetivo de distribuir la potencia computacional. Ha demostrado como el advenimiento de la Cloud Computing está exacerbando esta necesidad por la flexibilidad. Eguro también predice los aspectos de la computación reconfigurable puede encontrar en el futuro, tales como la integración y uso de arquitecturas heterogéneas, el desarrollo de FPGA y los aspectos de la integración y las consideraciones de seguridad en las soluciones de seguridad del hardware (Para más detalles sobre Eguro visite http://research.microsoft.com/en-us/people/eguro/)

 

Shaoshan Liu, un arquitecto senior en Baldu EEUU, que se encuentra trabajando en infraestructura de Big Data y en la Tecnología de la Internet de las Cosas y que también se desempeña como consultor en varias empresas de consultoría de inversión. Su experiencia previa incluye el trabajo en LinkedIn, Microsoft Windows Phone, Microsoft Research, INRIA, Intel Research y Broadcom. A lo largo de sus años en la industria ha trabajado en casi cada una de las capas de .a tecnología, incluyendo hardware, firmware, sistemas operativos, máquinas virtuales, infraestructura de big data y aplicaciones móviles. En su video Liu discute el uso de los FPGA en la industria, particularmente como este enfoque de hardware reconfigurable ofrece soluciones eficientes en el contracto de las sobrecargas de grandes datos altamente paralelos, que son computacionalmente intensivos y devoradores de potencia. También explica el uso de los FPGA como uno de los bloques de construcción en los nodos de computación heterogéneos. (para más detalles sobre Liu se puede visitar: https://www.linkedin.com/in/shaoshanliu.)

 

Sunil Shukla es un miembro del staff de investigadores en el centro de Investigación de IBM, T J Watson. Sus intereses de investigación son las arquitecturas aceleradoras reconfigurables, tales como FPGA y CGRA y sus modelos de programación asociados. En su video explica cómo hemos obtenido beneficios del escalamiento de Dennard y la ley de Moore en el pasado y como las leyes de escalamiento, se están acercando a su límite final. Shukla discute el rol de los aceleradores-ricos computacionales heterogéneos, jugaran en el futuro en la medida que la disipación de potencia se trasforme en el aspecto principal y concluye al mostrar evidencia del uso de los aceleradores reconfigurables en el mercado de servidores. (Para más detalles sobre Shukla puede visitar http://researcher.watson.ibm.com/researcher/view.php?person=us-skshukla)

Estos cuatro artículos temáticos resaltan algunas de las tendencias actuales en las direcciones de investigación en el campo. Si está buscando por detalles adicionales de investigación relacionados con la computación reconfigurable varias revistas y transaccions de la IEEE Computer Society han publicado ediciones especiales en este tópico. Las arquitecturas reconfigurables conscientes de la potencia son un campo de investigación excitante, que tendrá un impacto significativo en el diseño de las futuras generaciones de procesadores y elementos computacionales. ¿Esta Ud de acuerdo que las arquitecturas con muchos núcleos del futuro serán implementadas con arquitecturas de aceleradores-ricos heterogéneos? Lo invitamos a profundizar en el mar de posibilidades iniciando con los artículos del tema de este mes.

Cita

W.W. Ro, C. Liu, and J.-L. Gaudiot, "Reconfigurability and Power Issues in Computer Systems Design," Computing Now, vol. 7, no. 11, November 2014, IEEE Computer Society [online]; http://www.computer.org/web/computingnow/archive/november2014.

 

Won Woo Ro es un profesor asociado en la Escuela de Ingeniería en Electricidad y Electrónica de la Yonsei University, Corea del Sur. Tiene un Doctorado en la Universidad de Southern California. Sus interese de investigación incluyen arquitecturas de microprocesadores, arquitectura GPU y computación paralela. Se lo puede contactar en wro@yonsei.ac.kr.

Chen Liu es un profesor asistente en el Departamento de Ingeniería Eléctrica y de Computación de la Clarkson University. Posee un Doctorado de la Universidad de California, Irvine. Sus intereses técnicos incluyen las arquitecturas de computadoras, la computación de alta performance y el hardware de aceleración para computación científica. Se lo puede contactar en cliu@clarkson.edu.

Jean-Luc Gaudiot es profesor en el Departamento de Ingeniería de Electricidad y Ciencias de la Computación de la Universidad de California, Irvine. Posee un Doctorado de la Universidad de California, Los Angeles. Sus intereses técnicos incluyen computación paralela, microarquitectura y arquitecturas reconfigurables. Se lo puede contactar en gaudiot@uci.edu.