Están Nuestros Circuitos Envejeciendo

Presentación del Editor Invitado • Cecilia Metra • Septiembre 2015

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Translations by Osvaldo Perez and Tiejun Huang


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Are Our Electronic Circuits Getting Older?

De acuerdo con la ley de Moore el escalado de la tecnología microelectrónica permite incrementar el desempeño de los sistemas y su complejidad, facilitando el desarrollo de aplicaciones innovadoras que eran impensables solo algunos años antes. Sin embargo esa misma característica de miniaturización incrementa la vulnerabilidad de los circuitos integrados (CI) a los fenómenos de envejecimiento tales como la inestabilidad al corrimiento por temperatura (BTI), lo cual determina nuevos desafíos para la confiabilidad de los CI.

El tema del mes de Septiembre de Computing Now examina estos desafíos, así como algunos enfoques para resolverlos.

Envejecimiento de los CI en una Nueva Era

La miniaturización de la electrónica presenta incrementos en la probabilidad de los defectos físicos y las variaciones paramétricas en el proceso de fabricación, que generan nuevos desafíos para la medición de la confiabilidad. Las técnicas de medición tradicionales, tales como la de burn-in, se están transformando en menos efectivas debido a las limitaciones de potencia y tensión y en breve se transformaran en ineficaces  El burn-in posee limitaciones de efectividad en la activación de los fallos que solo podrían ocurrir en los primeros años de la operación del circuito. Esto, junto con el escalado de la “aislación de las compuertas” de los transistores, está haciendo que el fenómeno de envejecimiento sea más probable que afecte el circuito en su operación usual, comprometiendo potencialmente su operación e incrementando los riesgos de confiabilidad.

Tanto la generación del estado de transición como la retención de carga causan la BTI. La BTI produce un cambio en el potencial de disparo significativo en los transistores con semiconductores de efecto de campo de óxido metálico, (MOSFET), tanto en aquellos que utilizan hafnio como material de base para lograr materiales dieléctricos con alto k  aquellos que utilizan dióxido de silicio puro (SiO2). Los BTI negativos y positivos (NBTI y PBTI) se observan en los transistores MOS de tipo N y de tipo P (NMOS y PMOS) respectivamente.

Cuando los transistores se desplazan por una fuerte inversión (fase de stress), es cuando se forma su canal y la BTI causada por el desplazamiento de la tensión de disparo es considerable, degradando el desempeño de los transistores y resultando en transiciones en el retardo de las señales. Tales degradaciones en el datapath de los sistemas de alto desempeño pueden hacer que las señales que alimentan a los flip flop violen sus tiempos de retención establecidos Esto puede resultar en nuestros de datos incorrectos y errores en la salida. La degradación de desempeño inducido en la BTI se debe parcialmente al corrimiento cuando los transistores se desactivan (la fase de recuperación)

En tanto que el modelo preciso de la degradación de la BTI se ha tenido en cuenta desde hace varios años, el análisis de su impacto en el campo de operación de los circuitos electrónicos y la planificación de enfoques para evitar sus consecuencias de operación incorrecta solo se ha transformado en una cuestión principal recientemente, debido al escalamiento continuo de la tecnología microelectrónica y la limitación efectiva de la técnica de burn-in.

Los Artículos

Los artículos del tema de este mes proporcionan una referencia solida sobre el análisis del envejecimiento de los CI, su monitoreo y su compensación, tanto en las etapas finales de su fabricación como en la de operación.

Iniciamos con el artículo “Impacto Combinado del Envejecimiento del NBTI y el Proceso de Variación de los Márgenes de Ruido en los Flips Flops”, en el cual Usman Khalid y sus colegas analizan el efecto conjunto de la variación del proceso de NBTI en los márgenes de ruido de los diferentes tipos de Flip Flops. Desarrollan su evaluación por medio de simulaciones Monte Carlo en el nivel de los transistores producidos tanto a valores nominales y los asociados con las desviaciones de los estándares de los márgenes de ruido de flips flops seleccionados. Sus resultados muestran que los márgenes de ruido, robustez y la variabilidad conjunta de los efectos de envejecimiento pseudo estático y dinámico de los flip flops superan a aquellos que son solamente estáticos.

El siguiente artículo de Xiaofei Wang y sus colegas propone una solución al problema de la medición de la BTI, “Odómetros en Silicio: Envejecimiento Compacto In Situ de Sensores para Diseño de Sistemas Robustos”, presenta innovadores monitores on chip de envejecimiento etiquetados como “odómetros” de silicio. Consisten en osciladores en anillo, algunos de los cuales sirven como referencia y otros serán estresados al final de la fabricación. Los autores derivan la estimación de la BTI al comparar las frecuencias de las señales generadas y las estresadas de los osciladores en anillo contra aquellos generados por los osciladores de referencia. El diseño fue implementado en seis proyectos de chips de prueba utilizando las tecnologías de proceso en el rango de los 32 a los 130 nm.

Finalmente, en el artículo “Detección de la Degradación NBTI de Bajo Costo y Aproximaciones Enmascaradas” Martin Omaña y sus colegas tratan el problema del monitoreo de la NBTI en el campo y resguardan con respecto a la afectación de los sistemas en operación. Proponen dos enfoques de monitoreo y enmascaramiento para detectar las transiciones de señales en el campo debidas a la degradación de la NBTI en la parte combinacional de los caminos de datos críticos (datapath). Prevén esto al identificar los transistores que causan datos incorrectos por el muestreo de los flips flops al final del datapath, lo cual garantiza la corrección de los datos de salida. En el enfoque de área de potencia baja, (LAP), un circuito de monitoreo proporciona un mensaje de alarma cuando la NBTI causa una transición tardía. Tal mensaje activa un adaptador de fase de frecuencia de reloj, evitando la generación de datos incorrectos. La aproximación LAP caracteriza un área baja de sobrecarga y consumo bajo (o comparable) de potencia, que en los enfoques previos, en tanto que ofrece el mismo impacto en la desempeño. En el enfoque de alto desempeño, (HP), un circuito de monitoreo sobrescribe los datos incorrectos producidos a la salida del monitoreo de los flip flops. El enfoque de HP reduce el impacto en el desempeño del sistema comparado con las alternativas previas, pero con algún incremento del área y de consumo de potencia. 

Lecturas Adicionales

Para los lectores interesados estan disponibles en la bibloteca digital del IEEE por medio del IEEE Xplore, (requiere cuenta), articulos adicionales que exploran aspectos mas profundos de los desafios que presenta en envejecimiento de los CI. Un buen lugar para comenzar es el articulo “Impacto del Corrimiento por Inestabilidad de la Temperatura en la Susceptibilidad de Errores Suaves”, en el cual soy co-autora junto a Daniele Rossi, Martin Omaña, y Alessandro Paccagnella. Luego de discutir sobre el fenomeno fisico que contribuye con la degradacion de la BTI. Analizamos como la BTI afecta la vulnerabilidad de los circuitos combinacionales a los errores inducidos por radiacion, (errores suaves), en el campo. La BTI incrementa la vulnerabilidad de los Cis, con un impacto maximo en los primneros dos a tres años de la vida del CI. Esto constrasta con el modelo mas tradicional de vulnerabilidad por errores suaves, el cual ignora la vida del CI y su envejecimiento. Proponemos un modelo dinamico para estimar la vulnerabilidad del CI a los errores suaves cpn un circuito que envejece, lo cual es mas preciso que las simulaciones a nivel electrico. Tal modelo puede potenciar soluciones adpatativas para contractuar el efecto de detrimento del BTI en el CI sobre la vulnerabilidad de los errores suaves.

En el articulo “Análisis del Corrimiento por la Inestabilidad de la Temperatura en las Celdas SRAM basadas en FinFET,” Seyab Khan y sus colaboradores analizan los efectos del BTIen los elementos de memoria, particularmente los transistores MOSFET y FInFET en las celdas SRAM. Evaluan los efectos solo del NBTI, solo del PBTI, (ambos NBTI y PBTI) al considerar dos diseños SRAM, (una celda SRAM de seis transistores y otra de 8 transitores) y muestran que la celda SRAM basada en FinFET son mas vulnerables a la degradacion por BTI que las celdas basadas en MOSFET.

El artículo “Un Oscilador en Anillo basado en el Monitoreo de la Confiabilidad-por Mediciones Aisladas de NBTI y PBTI para Tecnologías de Puertas de Tin High-k/Metal,” de Tony Tae-Hyoung Kim y sus colaboradores, propone estructuras de medición basadas en un oscilador en anillo que puede medir en forma separada los efectos de degradación del NBTI y el PBTI en circuitos digitales con transistores con puertas de metal de alto k en el proceso final de fabricación, Dado que la magnitud del NBTI y del PBTI son diferentes luego de un cierto periodo de estrés, el impacto en el desempeño del circuito se debe estimar independientemente. Para estimar los efectos del envejecimiento, los autores comparan resultados digitalizados tanto de osciladores en anillo estresados y de osciladores en anillo de referencia. Tales salidas digitalizadas de datos pueden ser explotadas adicionalmente para controlar varios parámetros de circuitos para advertir sobre fallos del sistema o compensar su degradación.

Perspective Video
Dan Alexandrescu on aging semiconductor devices. Video transcript (pdf).

 

Perspectivas Adicionales

El tema de este mes también incluye un video en el cual Dan Alexandrescu de iRoC Technologies provee una visión técnica más profunda de estas cuestiones. Esperamos que esta edición de Computing Now sirva como un recurso para resaltar los mayores desafíos del envejecimiento de los CIs y estimule una investigación adicional en este campo.

Cita

C. Metra, “Are Our Electronic Circuits Getting Older?,” Computing Now, vol. 8, no. 9, September 2015, IEEE Computer Society [online]; http://www.computer.org/web/computingnow/archive/are-our-electronic-circuits-getting-older-september-2015.

Guest Editor

Cecilia Metra mes la editor en jefe de Computing Now y profesor de tiempo completo de electrónica en la Universidad de Bologna. Sus intereses de investigación son el diseño y mediciones de sistemas digitales, el diseño de sistemas confiables y resistentes a los errores, la tolerancia a fallos, las mediciones en línea, el modelado de fallos, el diagnóstico y depuración, las tecnologías emergentes y nanotecnología, los sistemas seguros, los sistemas de cosecha de energía y los sistemas fotovoltaicos. Metra ha recibido su PhD en ingeniería electrónica y ciencias de la computación en la Universidad de Bologna. Es miembro del Board of Governors y del Comité Ejecutivo de la IEEE Computer Society  y ha sido Vicepresidente de la Sociedad para las Actividades Técnicas y de Conferencias. También ha sido editor asociado en jefe de la IEEE Transactions on Computer. Forma parte del Comité Editorial de varios journals profesionales y ha sido general chair, program chair y program co-chair o miembro del comité técnico de programa en números conferencias patrocinadas por el IEEE, así como simposios y workshops. En 2002 ha sido un consultor visitante de Intel en EEUU. Es miembro Fellow de IEEE y miembro de Golden Core de la IEEE Computer Society, de la cual ha recibido tres Premios al Servicio Meritorio y dos Certificados de Apreciación. Se la puede contactar en at cecilia.metra@unibo.it.

 


 

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